dutycycle 时序分析的一些基本概念

时间序列分析是FPGA设计中永恒的话题，也是FPGA开发者推进设计的必由之路。慢慢来，介绍一些时间序列分析的基本概念。

时钟时序特性主要分为抖动、偏斜和占空比失真。对于低速设计，基本不考虑这些特性；对于高速设计来说，时钟本身引起的计时问题是很常见的，一定要注意。

时钟抖动(时钟抖动)

理想的时钟信号应该是理想的方波，但现实中时钟的边沿变化不能是瞬态的，它有一个从低到高/从高到低的变化过程，如下图所示。

有三种常见的抖动参数:

周期抖动(Period Jitter)：周期抖动率(Period Jitter)测量时钟输出传输偏离其理想位置的最大偏离。Period Jitter代表周期差抖动的上下边界。

周期差抖动(cycle-to-cycle Jitter)：周期差抖动率(cycle-to-cycle jitter)是两个相邻周期的时间偏差。它总是小于周期抖动(period jitter)

长期抖动(Long-term Jitter)：长期抖动率如下图(Long-Term Jitter)定义为一个时钟沿相对于基准周期时钟沿经过一段时间的延时之后，与其理想位置的偏离。此测量可以捕获锁相环低频周期变化(缓慢的，频率很低的)。长期抖动对图形、串行连接通讯系统、打印机和任何光栅扫描操作非常重要。

时钟抖动的原因是噪声。时钟抖动一直存在。当它大到可以与时钟周期相比时，就会影响设计。这种抖动是不可接受的。

时钟偏斜(时钟偏斜)

时钟信号要提供给整个电路的定时单元，所以时钟信号线很长，构成一个分布式的RC网络。它的延迟与时钟线的长度、负载电容和时序单元的数量有关，因此出现所谓的时钟偏移。时钟偏移(Clock offset)是指同一时钟信号到达时，两个不同寄存器之间的时间差，根据时间差可分为正偏移和负偏移。

计算时钟偏移的公式为Tskew = Tclk2-Tclk1

时钟偏移一直存在，大了会影响电路的时序。解决方法是在FPGA设计中让主时钟信号通过全局时钟网络。网络采用全铜工艺和树形结构，并设计了专用的时钟缓冲和驱动网络。所有输入输出单元、CLB和块内存的偏移量非常小，可以忽略。

空的占空比失真(DCD)

即时钟不对称，时钟的脉冲宽度发生变化。DCD将消耗大量的定时裕量，这将导致数字信号失真，并使过零间隔偏离理想位置。DCD通常是由信号上升沿和下降沿之间的不同时序引起的。

信号的扇入/扇出

扇出是一个术语，定义了单个逻辑门可以驱动的最大数字信号输入量。大多数TTL逻辑门可以为其他十个数字门或驱动器提供信号。因此，一个典型的TTL逻辑门有10个扇出信号。

在一些数字系统中，必须有一个TTL逻辑门来驱动10个以上的其他门或驱动器。在这种情况下，可以在TTL逻辑门和它必须驱动的多个驱动器之间使用一个称为缓冲区(buf)的驱动器。这种类型的缓冲器有25到30个扇出信号。在大多数数字电路中，逻辑反相器(也称为非门)可以辅助这一功能。

一个模块的扇出指的是该模块正下方的模块数量。一般认为，设计良好的系统的平均扇出是3或4。模块扇出数过大或过小，比过小更严重。一般认为扇出上限不超过7。扇出过多意味着管理模块过于复杂，需要控制和协调太多下属。解决办法是适当增加中层。一个模块的扇入是指有多少上级模块调用它。

风扇越大，共享模块的上级模块越多。这当然是我们想要的。但是我们不能为了得到高粉丝而不择手段。例如，不相关的功能放在一起形成一个模块。粉丝虽然多，但这样的模块凝聚力必然低，我们要避免。在设计良好的系统中，上部模块具有较高的扇出，而下部模块具有较高的扇出。它的结构形象是清真寺塔，顶部尖，中间宽，底部小。

时间序列分析的起点和终点

启动边沿:第一级寄存器数据变化的时钟边沿，也是静态时序分析的起点。

锁存器边沿:数据锁存器的时钟边沿，也是静态时序分析的终点。

数据输出延迟(Tco)

数据输出延迟(Tco):该时间是指时钟有效沿改变后，从输入端到输出端的最小时间间隔。

设置时间(设置时间)

建立时间是指在触发器时钟信号上升沿之前数据稳定的时间。输入信号应在时钟上升沿之前的芯片t时间到达(如果上升沿有效)，该t是建立时间。简而言之，在时钟沿触发之前，数据必须存在一段时间，即器件所需的建立时间。如果不满足建立时间，数据不能通过该时钟输入触发器，只有在时钟的下一个上升沿，数据才能输入触发器。

保持时间(保持时间)

保持时间是指触发器时钟信号上升沿后数据稳定的时间。简而言之，时钟沿触发后，数据必须保持一段时间才能稳定读取，这是器件所需的保持时间。如果保持时间不够，数据就不能输入触发器。