为什么要测试芯片?
芯片测试是一个大问题,直接贯穿于芯片设计和量产的全过程。
首先,芯片故障可能如下:
功能失效通常是由设计引起的,通常在设计阶段之前通过仿真验证功能来保证,因此设计一个芯片通常需要80%左右的时间。
性能失效,部分性能指标要求失效,比如2G cpu只能运行到1.5G,数模转换器在要求的转换速度和带宽下有12位有效位数enob,但只有10位,lna的噪声系数指标不符合标准等。这种问题通常是两个问题造成的,一个是前期设计系统时余量不够,另一个是物理实现布局太差。这类问题通常是通过后模拟来验证的。
生产导致的失败。这个问题的原因是提单晶硅的生产。学过半导体物理的都知道单晶硅是规则的面心立方结构,有好几个晶向。通常我们是按照111晶向生长单晶硅的。但是由于温度、提拉速度、量子力学的随机性等各种外界因素,在生长过程中会发生位错,称为缺陷。
产生缺陷的另一个原因是离子注入导致的不规则结构,即使退火后也无法纠正。半导体中存在的这些问题会导致器件失效,进而影响整个芯片。因此,为了在生产后找出失效或半失效的芯片,在设计过程中将增加特殊的测试电路,如模拟的testmux、扫描链、mbist和boundry scan,以确保交付给客户的所有芯片都是正常的。而那些无效或半无效的产品,要么被丢弃,要么被阉割,作为低端产品出售。
如果这些芯片检测不到,就必须进行测试。
芯片测试在哪个阶段进行?
现在芯片面积越来越大,测试难度也相当大。所以,如何测试其实是一门很深的学问。因为信号太多,不可能把每一个信号都引出去测试,所以设计的时候一定要做可测性实践,也就是DFT。
简而言之,离散傅立叶变换是通过某种方法对内部信号的间接观察。然后,用特定的测试仪器进行测试——这个仪器不是简单的示波器,它需要能够产生各种测试波形并检测输出,所以一套平台大概就要几百万。而且这些DFT适用于小芯片,CPU等大芯片也使用内置自测,让芯片上电后可以进行测试,大大降低了测试人员的工作量。
DFT测试通过后,就是正式的芯片测试了。
测试对象一般分为三个阶段:WAT、CP、FT。简单来说,因为封装也是有成本的,为了尽可能的节约成本,可能会在芯片封装之前进行一些测试,排除一些破损的芯片。为了保证制造出来的芯片都是ok的,最后的测试,也就是FT测试,是最后的拦截和必要的环节。
WAT:晶圆验收测试,是晶圆出厂前对testkey的测试。对于通过标准工艺制造的晶片,一些称为testkey的特殊图案被预先放置在芯片之间的划线道上。这和芯片本身的功能无关。其功能是通过Fab检测过程中是否有波动。因为代工厂只对自己的工作负责是正确的,芯片本身表现如何是设计公司的事。只要晶圆的WAT测试符合规范,晶圆厂基本没有责任。如果有故障,说明制造过程有问题。
WAT的测试结果通常表示如下:
CP:电路探针,是封装前的晶圆级芯片测试。这是关于测试芯片的基本功能。不同项目的失败会用不同的颜色来表达。失败的项目反映了芯片设计的问题。
通过这两项后,晶圆将被切割。切割的碎片将根据之前的结果进行分类。只有好的芯片才会送到包装厂包装。封装地点一般在晶圆厂附近,因为未封装的芯片无法长距离运输。封装类型视客户需求而定,有的需要球形BGA,有的需要引脚。总之这一步简单,故障少。由于封装的成功率远大于芯片的良率,所以封装后就不做测试了。
FT:最终测试,封装完成后的测试,也是最接近实际使用情况的测试,会比CP检测到更多的项目,这里也区分了处理器的不同频率。这里的故障反映了封装过程中的问题,比如芯片布线不好导致的短路。
FT是工厂的重点,需要大量的机械和自动化设备。其目的是对芯片进行严格分类。以英特尔处理器为例,这些现象可能会出现在最终测试中:
虽然通过了WAT,但是芯片还是坏了。
包装损坏。
芯片部分损坏。比如CPU两个内核损坏,或者GPU损坏,或者显示接口损坏。
芯片不错,没有毛病。
这个时候,工程师需要和市场部一起决定如何对这些芯片进行分类。比如GPU坏了,可以认为是没有显示内核的“赛扬”系列处理器。如果CPU坏了两个,可以作为Core i3系列处理器使用。如果芯片工作正常,但工作频率不高,可以作为“酷睿i5”系列处理器使用。完全没有问题。你可以做酷睿i7处理器。
那么我应该如何处理这里的最终测试呢?
以处理器为例,最终测试可以分为两个步骤:
自动测试设备
系统级测试
2是必须的,1不能被小公司使用。
ATE通常需要几秒钟来测试,而SLT需要几个小时。自动测试设备的存在大大减少了芯片测试时间。
ATE负责很多项目,两者有很强的逻辑关系。测试必须按顺序进行。对于前排的测试结果,后排的测试项目可以跳过。这些项目的内容属于公司机密,如电源检测、引脚DC检测、测试逻辑检测、预烧、物理连接PHY检测、IP内部检测。),IP IO检测,以及辅助功能检测.
这些测试项目会给出通过/失败,根据这些通过/失败来分析芯片的体质是测试工程师的工作。
SLT在逻辑上更简单。将芯片安装在主板上,配置内存和外设,启动一个操作系统,然后用软件烘焙机测试,记录结果并进行比较。另外,BIOS相关项目也要检测。
图为测试车间布局
所有这些任务都需要芯片设计工程师在芯片推出之前进行设计。专用电路负责芯片内的测试工作,DFT工程师负责这部分电路的构建。流式传输后,DFT工程师还会生成支持输入向量,通常有几万个。这些向量能否正常检测芯片的功能,需要产品开发工程师来保证。此外,需要测试工程师、产品工程师和助手来确保每天可以生产数万个芯片,而不会因为测试逻辑错误而延迟。
考虑到测试版本每次迭代都是几十万行代码,保证代码不会出错。涉及数百人的测试工程师需要协同工作,不算流水线技术人员,所以测试费时费力。其实很多大公司的芯片测试成本都接近研发成本。
WAT和FT的比较
WAT需要标记测试失败的管芯,只需要封装测试通过的管芯。
FT是测试已经封装好的芯片(chip),不合格品检出。WAT和FT很多项目是重复的,FT多一些功能性测试。WAT要求探针接触测试垫。测试项目一般包括:
开路和短路测试
漏电流测试
数字引脚测试
通信测试功能测试
所以,如果有什么大问题,在设计阶段就解决了。如果生产过程中出现大问题,从晶圆测试开始就一层一层筛选出来。所以剩下的筹码都是极品中的极品。乍一看都是完美的产品。
然后,产量主要通过探针测试来检查,具体来说,通过给专业探针通电来进行DFT扫描链测试。这些扫描链是在设计之初就布置好的。测试仪根据设计配置,简单读取电信号,然后从外部判断芯片强度是否低劣。
其实好的、成熟的产品在这一步产量已经很高了,所以更多的时候,随便检查一下,看看这一批有没有大乱就够了。
具体的芯片测试项目流程如下
从客户那里收到芯片数据后,通常是正在开发的芯片,数据是严格保密的。有时候芯片还在设计阶段,就开始联系合作测试公司准备测试项目,缩短整个开发周期;
根据芯片数据设计的测试计划,在这个过程中往往会出现模棱两可的芯片功能或逻辑,需要与设计工程师沟通反复审核。
硬件接口板是根据测试方案设计的。
根据测试计划,开发了软件程序。如果项目庞大,会分成几个模块,由几个工程师完成。3和4通常是同步的。
在步骤3和4准备好之后,开始在测试机上调试,通常是在测试公司的演示室。Bin1发布后,到工厂开始生产线调试。
以上步骤偶尔会出现错误,需要不断调整,回到出现错误的地方进行纠正。我经历过最严重的错误就是发现芯片设计有问题,项目被重新发明。
最终版本
最后几张测试照片给你一个感性认识
以上是WAP测试
以上是CP测试
以上是FT测试
当然,R&D进程更加复杂,因此我们不会在这里逐一开始。
最后,测试是非常辛苦的,芯片可测性设计和测试方法论是非常重要和深刻的课题。欢迎大家留言讨论。
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