sdc 时序分析基本概念介绍——SDC概述

今天，我们将介绍时间序列的概念，这是SDC的设计约束文件。Synopsys设计约束。SDC是设计中一个非常重要的文件。它制约着电路的时序、面积和功耗，是设计的命脉，决定着芯片是否满足设计要求。时序工程师在发布sdc时必须非常小心，因为错误的错误路径或情况常数可能导致整个芯片无法工作。

时序约束是用户给出的检查设计电路时序的标准。在我们成为STA之前，首先要明白约束是干什么的。

根据它们的用途，时序约束可以大致分为以下几类:

描述芯片的工作速度，即时钟频率，包括create _ clock、create _ generated _ clock等。

描述芯片的边界约束，包括set _ input _ delay、set _ output _ delay等

描述一些违反规则的设计，包括set _ max _扇出、set _ max _ capacity、set _ max _ transition等

描述设计中的一些特殊路径，包括set _ false _ path、set _ multicycle _ path等

描述一些设计中需要禁止的定时弧，如set_disable_timing

需要注意的是，我们在不同的设计阶段使用不同的sdc。比如由于模型的粗糙，我们会选择大概sdc，把时钟频率设置的更高；在CTS之前，由于歪斜的不确定性，我们通常会增加不确定性；还有签核工具和pr工具的相关性问题，保证金的设置会有所不同。

那么如何才能合理的定义一个设计sdc呢？

这是一项非常困难的任务。其实下面的sdc命令都是常用的，但是要准确使用并不容易。

时钟相关:

创建时钟

创建_生成_时钟

set _ clock _不确定性

set _ clock _ groups

设置输入延迟

设置输出延迟

系统接口相关:

设置输入转换

set_load

设置_驱动_单元格

时序异常相关性:

set_false_path

set_multicycle_path

逻辑分配相关:

set _案例分析

以下文章将分别介绍这些命令

另一个最重要的前提是，我们必须尽快有一个清晰的时钟结构。而且越早做越好。时钟结构最好是前端设计师给你的，不过你也可以通过cad软件自己画一个。本文介绍了一个相对简单易用的绿色小软件TinyCad。很好学~ ~

也可以通过Verdi追溯电路结构，也很方便，只需在设计好的网表中阅读即可

好了，今天我们简单介绍一下sdc的基本概念，然后介绍几个重要的sdc命令。