计算机体系结构实验 创新型自设计计算机体系结构开发实验平台

YUY-C12创新型自设计计算机体系结构开发实验平台

一、实验平台的架构和特点

1.模块架构完全基于FPGA/CPLD，支持USB GPIF高速传输，组成如下:

1)USB设备开发及接口模块:包括USB核心设备CY7C68013(含8051核心)、串行EEPROM24LC01B、SRAMHY62WT081E、EPM3064ATC100、数据总线开关SN74CB3Q3245、锁存器74VHC373、方形USB接口。

2)平台接口控制的CPLD模块:包括EPM3512AQC208主芯片、频率待机DS1080L、JTAG下载接口等。

3)用于3)CPU或IPCore的FPGA模块:包括核心设备EP1C12Q240C8、配置芯片EPCS4、JTAG下载接口等。

主存模块为4MBSRAM，由8块512KSRAM62V8400A组成，1mb闪存用于BIOS或TOS，由AM29LA800BT组成。

5)外围接口开发的CPLD模块:包括EPM1270T144C4和JTAG下载接口。

6)CPU-BUS扩展模块:包括USB双向微分器MAX3346E和SRAMHY62WT081E

以太网接口模块:包括6PT8515、差分驱动器DS90LV011AH和差分接收器DS90LV012AH。

串行通信接口:包括MAX232电平转换器和RS232-9接口。

9)GPIF接口:包括SRAMHY62WT081E和IDC-40接口。

10)自行设计的CPU外部接口:包括TFT-LCD显示接口、IDE硬盘接口、局域网接口等。

2.结构灵活，易于扩展，适用于不同结构的CPU和目标设计

1)基于现场可编程门阵列/可编程逻辑器件，结构灵活

2)CPU/IPCore用FPGA (30万门)，外设接口用CPLD用背板转置，方便更换维护。

3)用作CPU的FPGA，设计了等效的备份信号，留有更多的引脚连接。提供顶层呼叫目标的详细描述模板和pin配置文件。

4)接口控制的CPLD(万门)模块逻辑描述开放，方便添加修改，详细讲解。

3.控制简单，操作方便，具有智能控制和检测功能

1)用主机调试(WIN2K/XP)本系统软件，可以启动、停止、加载、检查CPU及其实验机。

2)单步、单指、断点操作时，在CPU跟踪恢复逻辑的帮助下，debug会自动跟踪恢复CPU的内部寄存器、总线、状态等信息，以便及时发现错误。用户可以在CPU的跟踪恢复逻辑中选择自己想看的信息。

3)目标CPU可以透明地使用PC的各种外部设备，在连续运行(中断IO模式)时可以通过两台计算机(主机)与目标CPU通信，输入实验计算机所需的数据，显示运行数据、结果和状态。

4)在数字逻辑或其他系统的实验中(包括计算机组成原理和体系结构组件的实验)，利用debug的读写存储菜单，可以设置CPU/IPCore的FPGA专用空室设计的寄存器的输入数据和参数，读出目标输出信息。

4.远程设计

1)运营商可以通过网络的XP远程桌面设计实验，操作类似，效果一致。

二、实验课程项目

A.计算机组成原理和中央处理器设计与测试

(1)①中央处理器组件设计实验

1.解码器

2.简单命令组件(硬连线控制)

3.16位运算符

4.存储器(现场可编程门阵列中的静态随机存储器)

5.先进先出存储器

6，8位累加器，双端口8×4累加器

7.16位电位移位逻辑

8，8层嵌套堆栈

9.程序计数器

10.时序逻辑

11、三态总线等

②CPU设计实验

1.定制8位指令系统CPU，指令形式:RISC、CISC、MISC；

2.16位指令8086/86兼容CPU，16-40指令或全指令集；

3.12-16 MIPS，32位简化兼容CPU。

③创新CPU设计(教师讲课内容、实验文档PPT、学生作业内容及要求、设计参考等全套文档。).

1.LC-3 CPU设计流程实验。

2.LC-3结构平行流设计实验。

B.数字逻辑

计数器、数码管解码电路、全加器、分频和串行波、4位数据汉明校验、简化串行通信等。

C.计算机体系结构

①多CPU、共享内存、双机(M，S)通信、浮点运算单元等的设计验证。，加上CPU总线扩展板，可以做桥接电路、总线转换、内存管理和控制组件、外围整体结构等实验。

②外围接口逻辑设计实验包括IDE、TFT-LCD、局域网、USB、RS232、LPT等。

③系统BIOS和TOS实验。

D.高密度可编程器件的硬件描述语言及应用

采用VHDL、Verilog、AHD等语言进行编程设计、仿真和下载验证实验。

e、作为科研开发的预验证和培训系统的硬件逻辑或工控机设计或USB设备开发

所有实验目标均采用硬件描述语言VerilogHDL和系统内可编程器件FPGA/CPLD设计。实验中学生不需要接任何电线，专心设计、验证、调试。

实验过程:目标的VerilogHDL逻辑描述→编译通过→逻辑模拟(手动和模板)验证→测试下载目标逻辑和测试程序数据在实验平台上测试验证。

FPGAD/CPLD编程下载提供了顶层调用目标的详细描述模板和pin配置文件，为用户或设计人员提供了极大的方便。

在CPU设计和架构实验的情况下，改进的类型还包括用C语言编写的指令模拟器、汇编器或高级编译器的设计，以及监控程序、BIOS和Tos操作系统的设计(可以结合其他相关课程的实验进行)。

FPGA设计和编程使用Altera的MAX+PlusII10.2和quartusi 4.1-7.2系统。

三.实验箱配置表

序号、名称、说明、数量，1YU-C12实验主机箱，包括详细技术指标中的所有硬件和软件，USB下载线1条，1.5m，USB通讯线1条，1.5m，交流电源线1条，交流电源线1条，交流电源线1条，交流电源线1条，交流电源线1条，交流电源线1条，交流电源线1条，交流电源线1条，交流电源线1条，交流电源线1条，交流短路芯片5个，交流短路芯片30个，配套实验教材《CPU设计与测试》6个

1套《计算机原理与CPU设计实验指南》:这个实验箱的使用需要配套的仪器仪表:万用表