SGT-MOSFET 沟槽底部清洗工艺优化

SGT-MOSFET 沟槽底部清洗工艺优化

岳丰，周颖

（上海华虹宏力半导体制造有限公司，上海201206）

摘要：屏蔽栅 MOSFET（Shielded Gate Trench MOSFET，缩写 SGT-MOSFET）功率器件是一种基于传统沟槽式 MOSFET（U-MOSFET）的一种改进型的沟槽式功率 MOSFET。相比于传统 U-MOSFET 功率器件，它的开关速度更快，开关损耗更低，具有更好的器件性能。对于 SGT-MOSFET 功率器件，沟槽底部的形貌对器件性能都有非常重要的影响。当 SGT-MOSFET 功率器件沟槽底部氧化膜出现空洞时，器件 IDSS（漏源短路电流）将增大。SGT-MOSFET 功率器件相比传统 U-MOSFET 功率器件的沟槽深度大大加深了，以往的沟槽清洗干燥工艺，沟槽底部易有水渍残留。水渍会导致底部氧化膜生长异常，产生空洞。调整沟槽清洗干燥工艺，晶圆在清洗干燥过程中，将晶圆脱离去离子水水面的速度降低，即可实现晶圆的充分干燥，摆脱水渍残留。

关键词：集成电路制造；屏蔽栅沟槽型MOSFET；IDSS；DHF；工艺优化

中图分类号：TN386；TN405 文章编号：1674-2583(2017)07-0035-05

DOI：10.19339/j.issn.1674-2583.2017.07.008

中文引用格式：岳丰，周颖.SGT-MOSFET沟槽底部清洗工艺优化[J]. 集成电路应用, 2017, 34(7): 35-39.

Trench Bottom Oxide Pre-Clean Process Optimization for SGT-MOSFET

YUE Feng, ZHOU Ying

（HuaHong Grace Semiconductor Manufacturing Corporation, Shanghai 201206, China. ）

Abstract: Shielded Gate Trench MOSFET (SGT-MOSFET) power device is a kind of optimized TCH-MOS based on the traditional trench U-MOSFET, which has much lower switching loss and higher switching speed. For SGT-MOSFET, trench bottom part is important for the product performance. If the trench bottom oxide structure is not stable, the shield effect will be worse and IDSS higher. Since the trench depth of SGT-MOSFET is much deeper than that of traditional U-MOSFET. Therefore the traditional wafer cleaning process is limited on the SGT-MOSFET clean process and water-mark always appear on the bottom of deeper trench. The remained water-mark will cause trench bottom oxide profile abnormal and suffered void issue. By optimized the deeper trench cleaning process, we can get wafer dry and clean enough without water-mark. And the SGT-MOSFET gets stable trench bottom oxide, and stable shield effect.

Key word: integrated circuit manufacturing, SGT-MOSFET, IDSS, DHF, process optimization

1 引言

屏蔽栅 MOSFET（SGT-MOSFET）功率器件是一种基于传统沟槽式 MOSFET （U-MOSFET）的一种改进器件。其主要结构与 U-MOSFET 功率器件基本一致，是一种深沟槽纵向结构的 MOSFET。沟槽从结构的上表面穿过 N+ 源区，P 型体区进入 N 型漂移区。在沟槽的底部和侧壁通过热氧化形成栅氧后，在沟槽内形成多晶硅的电极。

SGT-MOSFET 与 U-MOSFET 器件结构不同之处在其深沟槽的栅结构上。U-MOSFET 沟槽结构仅有一个多晶硅的控制栅电极，如图 1 所示；SGT-MOSFET 的沟槽结构由两个多晶硅部分组成：上半部分是控制栅电极，下半部分是屏蔽电极，如图 2 所示。屏蔽电极位于栅电极下方。栅电极通过栅电极绝缘介质层绝缘，屏蔽电极则通过屏蔽电极绝缘介质层绝缘，但屏蔽电极绝缘介质层的厚度要厚于栅电极绝缘介质层。此外栅电极和屏蔽电极之间通过中间介质层绝缘。

当 SGT-MOSFET 在导通模式下，其工作方式与传统 U-MOSFET 类似。栅极加正偏压时，该结构产生漏极电流，沿着沟槽的纵向侧壁, P 型体区表面形成反型层沟道。 当源极加正偏压时, 电子沿反型层沟道, 从源区传输到漏区。电子从源区通过沟道后，进入槽栅底部的 N- 型漂移区。然后电流在整个元胞横截面宽度内展开。

2 异常分析

SGT-MOSFET 产品在进行晶圆级芯片测试（Chip Probe，简称 CP）时发现有严重的漏源电流IDSS 偏高失效，导致产品的良率低。该 IDSS 失效芯片在晶片上的位置通常集中于一个区域，如图 3 所示。

对晶圆内有效器件和 IDSS 失效的器件测试VD-ID（漏极加正偏压，源极及栅极接零，测试漏极漏电流）曲线，发现失效器件的漏电流在 BV 邻近处出现波动，而 BV 没有异常。重复测试失效芯片，失效严重的芯片会出现源极漏极短路。如图 4所示，上图为正常器件曲线，在 BV（40 V）邻近处 IDSS 没有明显变化；下图为失效器件曲线，在 BV（40 V）邻近处 IDSS 陡然增大。

对失效器件进行失效分析。使用反应离子刻蚀仪（RIE）配合盐酸去除表面钝化层和金属层后，发光显微镜（EMMI）分析发现在器件源极元胞有异常点，如图 5 白色箭头所指的亮点。发光显微镜（EMMI）分析能够准确获得缺陷的具体定位。在取得缺陷定位的基础上，使用了两种手段对具体的缺陷类型进行分析。第一种利用聚焦离子束（FIB），对缺陷点进行切割，观察缺陷断面，确认异常的源头在沟槽底部的氧化层，如图 6 箭头所指处。第二种利用透射显微镜（TEM），TEM 的照片也显示沟槽底部氧化层出现空洞，如图 7。

由于沟槽侧壁晶向（110）与沟槽底面的晶向（100）不同、硅原子密度不同，若采用传统的炉管热氧方法来完成沟槽内壁的氧化层生长，将会导致沟槽底面弧形区域的氧化膜偏薄，从而在器件工作时出现沟槽底部电场集中，更容易被击穿。本工艺为达到沟槽侧壁氧化层厚度均一，沟槽底部氧化层的主体部分是由低压化学气相淀积（CVD）方法生长的。该方法有良好的表层覆盖性，可达到沟槽侧壁、底面氧化层厚度均一的目的。

为了避免 CVD 氧化膜直接在硅表面淀积导致应力问题，在 CVD 氧化膜作业前，需要用炉管热氧化的方法，在沟槽表面生长一薄层热氧化膜。同时，为了保证热氧化膜的质量，还需使用稀释氢氟酸（Dilute HF，简写 DHF）在热氧化之前去除沟槽表面的自然氧化层。本工艺沟槽底部氧化膜形成流程如图 8。

针对当前沟槽底部氧化膜空洞异常，怀疑的步骤是热氧化膜生长前的湿法 DHF（体积比 1：200 稀释氢氟酸）清洗。观察异常形貌的 FIB 和 TEM 照片可见，异常空洞底部有薄热氧化膜，所以该异常空洞出现在 CVD 氧化膜内。分析工艺流程，氧化膜空洞异常形成机理是：若在 DHF 清洗时出现异常缺陷，比如颗粒、水渍残留在沟槽底部，那么该异常不会影响到热氧化膜的生长，而 CVD 氧化膜是淀积在表面的，只能覆盖在异常缺陷的上表面。这样在热氧化膜和 CVD 氧化膜就无法紧密结合，在后续工艺湿法刻蚀过程中，就可能有药液沿着热氧化膜和 CVD 氧化膜中间的界面流到沟槽底部，将氧化膜刻蚀掉。CVD 氧化膜的膜质比较疏松，在湿法药液中的刻蚀速率远比热氧化膜快（CVD 氧化膜与热氧化膜刻的刻蚀速率比约为 4：1），于是就会形成CVD 氧化膜空洞。氧化膜空洞形成过程如下图 9 所示，(a) 图为正常氧化膜形成过程，(b) 图为氧化膜空洞形成过程。

3 实验方案

湿法 DHF 工艺分三步：DHF 药液浸蚀、去离子水（DIW）清洗、干燥。DHF 刻蚀自然氧化层的反应化学方程式如下：

SiO2 + 2HF2- + 2H3O+ ↔ SiF4+ 4H2O

SiF4 + 2HF ↔ H2SiF6

生成物可溶于水，通过去离子水（DIW）清洗去除[1]。自然氧化层刻蚀掉后，晶圆表面呈现斥水性，容易吸附 DIW 中的颗粒。特别是该工艺，晶圆表面布满沟槽，颗粒比较容易隐藏在沟槽底部。

DIW清洗后，采用喷雾干燥机（MMD：micro-mist dryer）方法对晶圆进行干燥处理。MMD 是使用 IPA（异丙醇）干燥的一种方法，基本原理与经典的马南根尼（Marangoni）干燥法一样：利用 IPA 与水的表面张力不同（室温下，IPA 的表面张力约为 22 mN/m，水的表面张力约为 72 mN/m），靠马南根尼效应产生晶圆表面与 DIW 之间表面张力梯度，使得晶圆表面的水膜被剥离。整个干燥过程是：

（1）氮气携带 IPA 喷射在水槽，DIW 液面均匀覆盖一层 IPA 膜。

（2）晶圆匀速向上提出水面，同时氮气携带 IPA 喷射在晶圆表面。晶圆表面的 IPA 与水表面的 IPA 因浓度不同（含水量不同）从而表面张力不同，如图 10 ，I 点的表面张力低于 II 点的表面张力。

（3）随着晶圆的上升，IPA 表面张力梯度将水膜从晶圆表面拉掉，从而达到干燥晶圆的目的。在干燥过程中，晶片相对于液面的上升速度控制非常关键：上升速度太快会导致晶圆表面 IPA 膜被破坏，表面张力梯度被破坏，造成干燥不良，水渍在晶圆表面残留；速度太慢又会影响机台流片速度，不利于生产成本控制[2-4]。

SGT-MOSFET 的沟槽较传统 U-MOSFET 更深，然而两者沟槽宽度近似，因此 SGT-MOSFET 沟槽的深宽比远比传统 U-MOSFET 大。这样大深宽比的沟槽，更加不易干燥，需要更加慢的晶圆上升速度，保证干燥过程中 IPA 膜不会断裂破坏。分析 DHF 清洗工艺，怀疑 MMD 干燥是晶圆相对于液面的上升速度偏快，导致有水渍残留在沟槽底部。通过实验，将晶圆上升速度降低到原设定的 1/4。

针对 DHF 清洗工艺的 MMD 干燥步骤做恶化、改善实验，实验条件如表 1。

晶圆在 MMD 干燥后进行缺陷检查，缺陷分布如图 11。原干燥条件作业的第 25 枚缺陷较多，恶化实验第 14、22 枚晶圆明显缺陷更多，而第 2、23 枚晶圆做改善实验，缺陷数量要明显偏少。受检查缺陷机台能力影响，检查到的缺陷都是晶片表面的，沟槽内的缺陷检查不到。但该缺陷图也能说明整体趋势。

实验片 CP 测试 IDSS 数据如图 12，失效点分布如图 13。

CP 测试结果与缺陷检查的结果基本一致：第 2、23 枚晶圆做干燥上提速度减慢条件，IDSS 表现非常好。图 13 中 02、23 没有失效点，且图 12 所示 IDSS实测数据都在 1.00 E-008（1×10-8）到 2.00 E-008 A（2×10-8）范围内，均匀性良好；第 14、22 枚晶圆做干燥上提速度加快条件，图 13 中 14、22 有多个器件 IDSS 失效，如图 12 IDSS 实测数据出现 1.00 E-006 A（1×10-6）的较多失效点；第 25 枚晶圆采用原干燥条件作业，也出现了 1.00 E-006 A（1×10-6）的失效点，并且 IDSS 分散性增大。这是由于湿法 DHF 工艺的作业机台是批次作业，每批次可作业两个载片盒的晶圆，最多可 50 枚晶圆同时作业。同批次作业晶圆越多，晶圆在湿法药液槽内的间距越小，干燥就可能越不充分。本实验的第 25 枚晶圆原条件作业是随批次作业的，相比改善、恶化条件来说，第 25 枚在槽内干燥受到影响的因素更多一些，所以 IDSS 更差。

4 结语

本实验数据可充分说明，湿法 DHF 清洗的干燥上提速度对 SGTMOSFET 器件沟槽内缺陷影响巨大，上提速度偏快会导致晶圆干燥不充分，表面缺陷增多，沟槽内很可能有水渍残留。缺陷的残留不会影响薄热氧化膜生长，但会影响 CVD 淀积氧化膜，造成热氧化膜和 CVD 氧化膜之际接合不够紧密。后续刻蚀时有药液从 CVD 氧化膜、热氧化膜之间的界面处渗入，将沟槽底部氧化层刻掉，影响器件的IDSS。通过改善 DHF 清洗工艺，将干燥上提速度降低至原设定值的 1/4，可有效减少该工艺的缺陷，降低由此产生的器件 IDSS 失效。

参考文献

[1] 王明琪.IC制程氮化硅薄膜及氧化硅膜腐蚀工艺和机理研究[D].复旦大学硕士学位论文，2006.

[2] Manabu Tsujimara. Semiconductor Wet Process Revolution[M].COMEBOOK, 2008: 158-160.

[3] Jurgen Funkhnel. Wafer Drying in Wet Processing: The Challenge of Future[C]. Semiconductor International, 2004.

[4] 肖方. 晶圆清洗工艺中水痕问题的研究[D].上海交通大学硕士学位论文，2007.

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