串行接口 [科普]串行接口为什么比并行接口快?

【引言】1 .高速串口不需要传输时钟来同步数据流，也没有时钟的周期性边沿变化，所以频谱不会集中，所以噪声干扰少很多。以PCIE和SATA为例，时钟信息已经通过8b/10b编码集成到数据流中，数据本身已经通过...

1.高速串口不需要传输时钟来同步数据流，也没有时钟的周期性边沿变化，所以频谱不集中，噪声干扰少很多。以PCIE和SATA为例，时钟信息已经通过8b/10b编码整合到数据流中，数据本身是加扰的，所以绝对不可能有五个零或者五个一以上(有利于时钟恢复)，绝对没有周期性(避免频谱集中)。这样就可以通过数据流的边沿变化，由PLL直接恢复时钟，然后由恢复的时钟采集数据流。这样有什么好处？时钟信号消耗大量功率，带来最大噪声。不传输时钟可以降低功耗和噪声。

2.所有高速串口均采用差分总线传输，外部噪声同时加载在并行传输的两条差分线上，相减后可以抵消，对外部噪声有很强的抵抗力。

3.不存在时钟偏斜问题，因为根本不存在同步时钟，也不存在时钟和数据流对齐问题。很容易保证差分信号线对齐，因为差分信号线的值总是相反的，相关性强，容易控制。当一条线跳时，另一条线会在一个非门的延迟后立即跳，很容易补偿。并行总线最大的问题是，当传输多条线路时，无法确保所有的转换都是对齐的。很有可能有些信号跟不上，落后一个T，数据就传输不正确。也很难控制，因为每个信号都没有相关性，互变本身是独立的。因为接线不同，很有可能一个跳得早，一个跳得晚。此外，每条传输线都有不同的电阻和不同的噪声，不可能知道哪个值对应于传输后的哪个周期。

4.线路少，干扰少。平行传输，一般32或64线，一条线跳，会给下一条线带来噪音。频率越高，噪声越大，容易造成其他行值被篡改或无法识别，所以频率不能很高。串行传输一般由四条数据线组成，分为Rx的两条差分线和Tx的两条差分线。差分线总是向相反的方向跳跃，这可以抵消它们各自的跳跃噪声。例如，当Rx的正极性跳变时，会产生噪声，可以通过相反跳变的Rx负极性直接抵消(因为是差分信号对)。总噪声为0，消除了内部噪声。综上所述，串口传输的优势使其不受内外噪声的影响，不用担心信号对齐，因此可以非常高的速率传输。比如SATA可以6Gb速率传输数据流，PCIE可以8Gb速率传输数据流。照这样下去，并行传输是不可能的，更何况串行传输可以节省大量的引脚。

为了提高单条线路的传输速率，我们必须谈谈我们模拟电路工程师的三宝:差分信令、时钟数据恢复(CDR)和信道均衡(Eq)

差分信号的优点是:抗干扰能力强，噪声低。虽然需要两条线，但是把速度从几百米提高到几克还是值得的。

CDR的优点:消除了歪斜，降低了时钟的功耗和噪声(但增加了CDR电路的功耗和噪声)，避免了电磁干扰。想着在PCB或者电线上上传一个15G的时钟太懂事了。幸运的是，我们不必做这种事。

渠道同质化:值得一提的是，这是SerDes快速发展的决定性因素，所以我决定在这上面花点话说。

一般来说，现实世界中的通道都是低通特性，到处都是小电容。绝缘体中的所谓分子在高频条件下吸收电场能量，再加上金属线中的趋肤效应，所以我们想要的高频信号如果走不了多远就看不出来了，比如下面一个通道的频率特性(绿线)。

如图，在28Gbps对应的频点，信号能量衰减30db，电压幅值只有3%；在对应56Gbps的频点上更差，65db意味着信号电压摆幅小于千分之一。在这个通道中，发送者有一个完美而美丽的数据眼图:

在接收端，它会变成这样一堆垃圾:

我什么都认不出来了，是吗？然而，经过我们聪明的工程师的一些努力，均匀化开关被打开，信号变成这样:

答案显然是，不行，串口可以用，我们可以把它们当作并口。

那为什么不并行使用呢？

不用说，并口已经够线了，还会再翻倍？系统工程师可以杀人。

CDR意义不大。反正你并口速度不高。在一堆数据线中传递时钟比在接收端进行CDR然后对每一位数据进行采样要容易得多。

渠道同质化属于屠龙技能。如果不用差分信号，会传播几百米。没有衰减。为什么要用这个？再来考虑各种噪音相声。

然后答案就出来了。为什么串口比并口快？由于串口的特点和应用场景，更适合采用一些可以提高单通道速率的设计方法，这些方法不适用于并口。

从现有的应用来看，需要保持稳定和高带宽的应用往往使用高速串行接口，一个带宽不足以增加另一个，各种视频网络应用基本都是这样。但是，一些历史遗留下来的低速应用，以及一些突然需要高带宽的应用，并行端口依然存在，比如非常特殊的DDR。虽然XDR/GDDR/HMC/HCM都在尝试引入SerDes，但DRAM行业的特殊性让并行端口活了下来。